ramy  2019-04-25 19:15:27  智能硬件 |   查看评论   

Mentor的IC部门执行副总裁Joseph Sawicki

▲Mentor的IC部门执行副总裁Joseph Sawicki

 

Mentor, a Siemens business宣布,该公司的Calibre™ nmPlatformAnalog FastSPICE (AFS™Platform中的多项工具已通过台积电5纳米FinFET制程技术认证。Mentor亦宣布,已成功完成参考流程内容,以支持台积电创新的系统整合单芯片(TSMC-SoIC™)多芯片3D<堆叠技术。

 

台积电设计建构行销部资深处长Suk Lee表示:「透过提供更多功能和解决方案来支持我们最先进的制程,Mentor再次为台积电的生态系统带来了更高的价值。双方合作把 Mentor的工具与台积电领先业界的制程技术结合在一起,能使我们的共同客户为高速成长的市场,包括智能行动和高效能应用,快速推出创新的芯片产品。」

 

Mentor支持台积电5纳米FinFET制程的增强工具

 

Mentor与台积电密切合作,在台积电的5纳米FinFET制程上对其 Calibre nmDRC™、Calibre nmLVS™、Calibre YieldEnhancer、Calibre PERC™和 AFS Platform软件进行认证,以使双方的共同客户获益。例如,Mentor支持台积电5纳米FinFET技术的Calibre PERC可靠性验证解决方案已特别增强,可透过为全芯片设计提供漏电流检查来提升产品的可靠性。执行这些检查可协助共同客户确保不会发生过度漏电流的情况,以实现最佳的设计效能。

 

此外,Mentor的AFS平台已通过台积电的最先进制程认证,使Mentor客户能够在台积电的5纳米FinFET制程上,信赖类比、混合信号和射频(RF)芯片设计的验证结果。

 

Mentor支持台积电创新SoIC™ 3D芯片堆叠技术的增强工具

 

Mentor还成功完成了参考流程内容,其中包含Calibre nmPlatform和Xpedition™IC Packaging设计流程软件的关键元件,以支持台积电的先进SoIC™技术。台积电创新的SoIC™技术是采用芯片上芯片(chip-on-wafer)接合(bonding)制程来支持多芯片的堆叠,并提供无突起(bumpless)接合结构,以实现更佳的效能。Mentor对台积电此款先进的芯片堆叠技术的支持包括:使用Xpedition® Substrate Integrator(XSI)软件进行设计规划和网表管理、使用Calibre 3DSTACK工具进行实体验证、以及使用Caliber xACT™解决方案进行晶粒间的寄生电容萃取。最近还增加了相互连结Calibre 3DSTACK结果到XSI的能力,可大幅缩短除错和反覆设计时间。

 

Mentor的IC部门执行副总裁Joseph Sawicki表示:「Mentor很高兴与台积电合作,持续提供创新技术,使我们的共同客户能够把众多世界上最先进的IC带到市场。今年,台积电和Mentor共同开发解决方案,为我们的共同客户提供多种设计选择,以助力其在快速成长和竞争激烈的市场中迅速推出芯片产品并脱颖而出。」

  
 

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